شرکت Synopsys از آزمایش نخستین تراشه سهبعدی PCIe 6.0 خبر داده است. این تراشه با فناوری 5 نانومتری و در قالب یک پکیج سهبعدی Face-to-Face طراحی شده و توانسته به سرعت 64 گیگاترنسفر بر ثانیه در هر مسیر برسد.
این تراشه از سیگنالینگ PAM4 استفاده میکند که در استاندارد PCIe 6.0 به کار رفته و در هر سمبل دو بیت اطلاعات را منتقل میکند. آزمایشهای انجامشده نشان دادهاند که Receiver Eye توانسته الزامات استاندارد PCIe 6.0 از نظر نرخ خطای بیت را پشت سر بگذارد.
نکته جالب در مورد این پروژه آن است که Synopsys برای ساخت تراشه 3D خود از یک تراشه آزمایشی PCIe 6.0 دوبعدی موجود شروع کرده است. این شرکت با بازطراحی مدارها، اضافه کردن TSV و انجام مجدد فرآیند طراحی و تأیید نهایی بر اساس کیتهای طراحی مخصوص تراشههای سهبعدی، نسخه جدید را توسعه داده است.
نحوه عملکرد تراشههای PCIe PHY
کار اصلی بخش PCIe PHY این است که سیگنالهای PCIe را بین تراشه و سایر اجزای سیستم منتقل کند. این تراشه نزدیک اتصالات ورودی و خروجی سخت افزار مانند SSD قرار میگیرد تا مسیر سیگنال کوتاه باشد و مشکلاتی مانند تضعیف و بازتاب سیگنال کاهش پیدا کند.
اهمیت این موضوع زمانی بیشتر میشود که بدانیم PCIe 6.0 برخلاف نسلهای قبلی از PAM4 استفاده میکند و به همین دلیل فضای کمتری برای خطاهای سیگنال دارد. در مقابل، PCIe 5.0 از سیگنالدهی NRZ استفاده میکند که در هر سمبل تنها یک بیت را منتقل میکند.
Synopsys همچنین به آینده این فناوری اشاره کرده و از حرکت به سمت پکیجهای 3.5D خبر داده است. در این معماری قرار است PHYهای PCIe از تراشه پایینی حذف شوند و به یک چیپلت جانبی منتقل شوند.
بر اساس گزارش tomshardware این چیپلت میتواند بهعنوان یک هاب چندپروتکلی برای فناوریهای Ethernet، PCIe و CXL عمل کند. با این حال Synopsys هنوز زمان مشخصی برای ورود این معماری به محصولات تجاری اعلام نکرده است.
نظر خود را اضافه کنید.
برای ارسال نظر وارد شوید
ارسال نظر بدون عضویت در سایت